設(shè)計(jì)了一種基于FPGA的雙路低頻信號發(fā)生及分析系統(tǒng)，實(shí)現(xiàn)對低頻信號的發(fā)生和頻域分析。系統(tǒng)采用FPGA為低頻信號發(fā)生模塊和分析模塊控制芯片，按鍵輸入信號的參數(shù)給FPGA，F(xiàn)PGA通過數(shù)字頻率合成技術(shù)產(chǎn)生頻率幅度步進(jìn)可調(diào)的雙路低頻信號，信號經(jīng)加法器疊加后，再由信號分析模塊FPGA通過快速傅里葉變換對信號進(jìn)行頻域提取，并將頻率幅度信息直接用LCD顯示，實(shí)現(xiàn)了低頻信號發(fā)生和頻譜分析的功能。該系統(tǒng)密閉封裝，人機(jī)界面友好，非常便于操作演示。

　　l 引言

　　頻率合成技術(shù)的應(yīng)用，對通信、數(shù)字電視、衛(wèi)星定位、航空航天、雷達(dá)、電子對抗技術(shù)的發(fā)展起到了至關(guān)重要的作用。而作為波形發(fā)生器的核心的頻率合成技術(shù)，其原理是把一個(gè)或多個(gè)高精度、高穩(wěn)定性的參考頻率，經(jīng)過各種信號處理技術(shù)，生成同樣精度和穩(wěn)定性的各種離散頻率。雖然各個(gè)芯片廠推出了先進(jìn)的高性能、多功能DDS集成芯片，但在某些情況下，這些DDS集成芯片的控制方式、頻率和轉(zhuǎn)化率不符合系統(tǒng)要求。如果使用高性能的FPGA器件來代替DDS集成電路，便可以滿足設(shè)計(jì)要求。

　　本文設(shè)計(jì)了一種低頻信號發(fā)生及分析系統(tǒng)。本系統(tǒng)以高速可編程邏輯門陣列FPGA為核心技術(shù)，由FPGA通過p核產(chǎn)生雙路低頻信號，參數(shù)由按鍵輸入。產(chǎn)生的雙路信號經(jīng)過加法電路的疊加，由FPGA對信號進(jìn)行快速傅里葉變換得到頻域信號，最后通過示波器觀察頻域信號，通過門限法得到該信號的頻率和幅度等參數(shù)并在LCD上顯示。該系統(tǒng)具有體積小、攜帶方便、操作簡便、易于連接，采樣率、數(shù)據(jù)傳輸速率高，動(dòng)態(tài)范圍大（12位A/D采樣率）等特點(diǎn)，使用自制的線性電源，非常方便低頻信號生成和分析。

　　2 系統(tǒng)組成與工作原理

　　系統(tǒng)由FPGA核心板、D/A轉(zhuǎn)換電路、加法器電路、A/D轉(zhuǎn)換電路、直流穩(wěn)壓電源、鍵盤和顯示等部分組成。

　　系統(tǒng)總體框圖如圖1所示。

　　雙路低頻信號由一塊FPGA產(chǎn)生，通過按鍵控制頻率、幅度等參數(shù)，參數(shù)實(shí)時(shí)顯示在數(shù)碼管上，2路信號送入加法器進(jìn)行求和，然后經(jīng)過A/D采樣給另一塊FPGA，并對信號進(jìn)行快速傅里葉變換處理后提取出頻域信號，頻譜圖可以通過示波器觀察，最后分別顯示疊加前兩路正弦信號的頻率和幅度。

　　3硬件電路板設(shè)計(jì)

　　3.1 FPGA核心板設(shè)計(jì)

　　FPGA核心板擔(dān)負(fù)著數(shù)據(jù)發(fā)送和分析的任務(wù)，是本系統(tǒng)最為關(guān)鍵的部分。FPGA核心板采用的是Xilinx公司Spartan3系列的XC3S400一PQ208型40萬門芯片，其配置芯片為Xilinx公司的專用配置PROM芯片XCF02S，以實(shí)現(xiàn)加電自動(dòng)配置。核心板采用5 V輸入，板上有兩塊LM317電源芯片分別輸出3.3 V和2.5 V電壓。板上采用40 MHz有源晶振，能夠滿足高速設(shè)計(jì)要求。核心板140支I/0口全部引出，非常便于與外圍器件的連接及系統(tǒng)的擴(kuò)展。最小系統(tǒng)框圖如圖2所示。

　　3.2 D/A轉(zhuǎn)換電路設(shè)計(jì)

　　D/A部分采用14位模數(shù)轉(zhuǎn)換芯片AD9764AR，雙差分電流輸出，差分操作不僅有助于消除與IOUTA和IOUTB相關(guān)的共模誤差源，比如噪聲、失真和直流偏置，而且為負(fù)載提供了兩倍信號功率。電路如圖3所示。

　　3.3加法器電路設(shè)計(jì)

　　采用AD81IAN芯片求和電路如圖4所示。

　　放大器的典型運(yùn)算電路，兩路信號求和輸出。

　　根據(jù)計(jì)算公式：

　　3.4 A/D轉(zhuǎn)換電路設(shè)計(jì)

　　設(shè)計(jì)中采用ADI公司生產(chǎn)的快速A/D轉(zhuǎn)換芯片AD9224.AD9224為28腳SOIC和SSOP封裝的模/數(shù)轉(zhuǎn)換器；內(nèi)部采用閃爍式A/D及多級流水線式結(jié)構(gòu)，因而不失碼，使用方便、準(zhǔn)確度高；在單一+5V電源下，它的功耗，僅有376 mw，信噪比與失真度為士0.7 dB，完全滿足設(shè)計(jì)要求。AD9224應(yīng)用電路如圖5所示。

　　軟件設(shè)計(jì)

　　4.1軟件總體設(shè)計(jì)

　　軟件部分主要包括信號產(chǎn)生模塊、人機(jī)交互模塊、頻譜分析模塊。整個(gè)系統(tǒng)的詳細(xì)設(shè)計(jì)流程如圖6所示。負(fù)責(zé)產(chǎn)生信號的FPGA通過掃描按鍵得到參數(shù)，送給數(shù)碼管顯示，并調(diào)用IP核產(chǎn)生各種波形n].輸出信號的形狀通過撥碼開關(guān)控制負(fù)責(zé)信號分析的FPGA調(diào)用FFT核將頻譜信號輸出，并從頻譜信號中將信號的頻率和幅度參數(shù)顯示出來。

　　4.2信號產(chǎn)生模塊設(shè)計(jì)

　　先通過DDS技術(shù)建立正弦波、三角波、鋸齒波的IP核和包含占空比控制字的方波IP核。系統(tǒng)啟動(dòng)后，由通道掃描按鍵輸出數(shù)值并送給數(shù)碼管顯示，按下確定鍵后賦給頻率、幅度、占空比或相位差等參數(shù)控制字，并調(diào)用IP核產(chǎn)生各種波形，再通過撥碼開關(guān)選擇輸出的波形。參數(shù)的步進(jìn)由按鍵控制。該模塊的詳細(xì)軟件設(shè)計(jì)流程，如圖7所示。

　　4.3頻譜分析模塊設(shè)計(jì)

　　4.3.1 FFT模塊設(shè)計(jì)

　　FFT算法的主要核心思想就是將N點(diǎn)的序列分解為（N一1）/2，直到2點(diǎn)的DFT.目前的算法可以從時(shí)域和頻域分別將分解成不同的子序列，前者稱為時(shí)間抽選法，后者稱為頻率抽選法∞3.所謂時(shí)間抽選法，就是直接將z（挖）逐次分解成奇數(shù)子序列和偶數(shù)子序列，通過球子序列的DFT而實(shí)現(xiàn)整個(gè)序列的DFT.頻率抽選法是在頻域內(nèi)將x（愚）逐次分解為偶數(shù)點(diǎn)子序列和奇數(shù)點(diǎn)子序列。然后對分得越來越短的子序列進(jìn)行DFT運(yùn)算，就可以得到整個(gè)頻域內(nèi)序列的FFT流圖。FFT模塊軟件流程圖如圖8所示。

　　4.3.2頻率幅度提取模塊設(shè)計(jì)

　　頻譜分析時(shí)將參數(shù)提取過程分成頻率提取和幅度提取2個(gè)階段。原信號經(jīng)過A/D采樣后進(jìn)入頻譜分析系統(tǒng)，輸出頻域信號。其中頻率提取采用過門限法，首先設(shè)定頻率提取的門限值，當(dāng)頻點(diǎn)的幅值超過設(shè)定門限時(shí)，頻率即被系統(tǒng)提取出來，同時(shí)進(jìn)入幅度提取過程。在幅度提取階段，通過算法找出幅值大小，該值即為原信號的幅度。具體實(shí)現(xiàn)流程如圖9所示。

　　5系統(tǒng)調(diào)試和測試

　　在系統(tǒng)硬件焊接完成及軟件功能仿真、下載成功之后。接下來對整個(gè)系統(tǒng)進(jìn)行調(diào)試，其過程如下：將信號產(chǎn)生部分的2個(gè)輸出信號接入求和電路的輸入端，再將求和后的信號輸入頻譜分析儀，最后將頻譜信號送入示波器顯示。觀察示波器顯示譜線與設(shè)置是否相符，并不斷修正元器件參數(shù)和軟件的的算法，以提高該系統(tǒng)的精度，避免理論與實(shí)際產(chǎn)生的偏差。

　　目前，本系統(tǒng)信號產(chǎn)生部分可以實(shí)現(xiàn)雙路信號均可在正弦波、三角波、鋸齒波、矩形波之間任意選擇，頻率可單獨(dú)預(yù)制，范圍為1~9 999 Hz，步進(jìn)值10 Hz.幅度可單獨(dú)預(yù)置，范圍為0.1~7.5 V，步進(jìn)值100 mV.可產(chǎn)生兩路頻率相同，相位差可調(diào)的正弦波信號，相位差預(yù)制范圍為o~360.，步進(jìn)值10產(chǎn)生的矩形波的占空比能在1%~99%預(yù)制，步進(jìn)值1%.圖10為本系統(tǒng)產(chǎn)生的低頻信號，通道1是產(chǎn)生的三角波信號，通道2是產(chǎn)生的正弦波信號。

　　信號疊加電路能對信號發(fā)生器輸出的兩路頻率和相位不同的信號進(jìn)行合成。分析儀部分能對疊加之后的信號進(jìn)行頻域分析，并在顯示器上顯示疊加信號頻譜圖。分析儀能分別顯示兩路原正弦信號的幅度與頻率。圖11是經(jīng)過FFT處理過的頻譜圖。

　　經(jīng)過測試，該系統(tǒng)穩(wěn)定可靠，達(dá)到了設(shè)計(jì)要求。其中低頻信號產(chǎn)生部分測試結(jié)果如表1所示，頻譜分析部分測試結(jié)果如表2所示。

　　6 結(jié)論

　　該雙路低頻信號發(fā)生及分析儀由信號產(chǎn)生模塊、信號疊加模塊和信號分析模塊組成。運(yùn)用硬件描述語言對FPGA進(jìn)行設(shè)計(jì)，在完成了能產(chǎn)生可調(diào)幅度頻率等參數(shù)的雙路低頻信號頻率精度和幅度精度高于一般的DDS集成電路，并有調(diào)整矩形波占空比和正弦波相位差的功能。同時(shí)實(shí)現(xiàn)了對疊加后信號的頻譜分析和頻率幅度提取，可以直觀地觀察產(chǎn)生的雙路信號疊加后的頻譜，并得到相應(yīng)參數(shù)，操作簡單，易于實(shí)現(xiàn)。可以用作簡單的信號產(chǎn)生器，信號疊加器和頻譜分析儀。